第六章时序逻辑电路一、 选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是 。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟 CP 控制。2．把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。 3．下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器4. N 个触发器可以构成最大计数长度（进制数）为 的计数器。 5. N 个触发器可以构成能寄存 位二进制数码的寄存器。 +1 6．五个 D 触发器构成环形计数器，其计数长度为 。 7．同步时序电路和异步时序电路比较，其差异在于后者 。A.没有触发器 B.没有统一的时钟脉冲控制C.没有稳定状态 D.输出只与内部状态有关8．一位 8421BCD 码计数器至少需要 个触发器。 9.欲设计 0，1，2，3，4，5，6，7 这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。 10．8 位移位寄存器，串行输入时经 个脉冲后，8 位数码全部移入寄存器中。 11．用二进制异步计数器从 0 做加法，计到十进制数 178，则最少需要 个触发器。 12．某电视机水平-垂直扫描发生器需要一个分频器将 31500HZ的脉冲转换为 60HZ的脉冲，欲构成此分频器至少需要个触发器。 13．某移位寄存器的时钟脉冲频率为 100KHZ，欲将存放在该寄存器中的数左移 8 位，完成该操作需要 时间。μS μS μS 14.若用 JK 触发器来实现特性方程为Qn+1= A Qn+ AB，则 JK 端的方程为 。=AB，K=A + B =AB，K=A B =A + B，K=AB =A B，K=AB15．要产生 10 个顺序脉冲，若用四位双向移位寄存器 CT74LS194 来实现，需要 片。 16．若要设计一个脉冲序列为 10 的序列脉冲发生器，应选用 个触发器。 二、 判断题（正确打√，错误的打×）1．同步时序电路由组合电路和存储器两部分组成。（ ）2．组合电路不含有记忆功能的器件。（ ）3．时序电路不含有记忆功能的器件。（ ）4．同步时序电路具有统一的时钟 CP 控制。（ ）5．异步时序电路的各级触发器类型不同。（ ）6．环形计数器在每个时钟脉冲 CP 作用时，仅有一位触发器发生状态更新。（ ）7．环形计数器如果不作自启动修改，则总有孤立状态存在。（ ） 8．计数器的模是指构成计数器的触发器的个数。（ ）9．计数器的模是指对输入的计数脉冲的个数。（ ）10．D 触发器的特征方程 Qn+1=D，而与 Qn无关，所以，D 触发器不是时序电路。（ ）11．在同步时序电路的设计中，若最简状态表中的状态数为 2N，而又是用 N 级触发器来实现其电路，则不需检查电路的自启动性。（ ）12．把一个 5 进制计数器与一个 10 进制计数器串联可得到 15 进制计数器。（ ）13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。（ ）14．利用反馈归零法获得 N 进制计数器时，若为异步置零方式，则状态 SN 只是短暂的过渡状态，不能稳定而是立刻变为 0 状态。（ ）三、 填空题1．寄存器按照功能不同可分为两类： 寄存器和 寄存器。2．数字电路按照是否有记忆功能通常可分为两类： 、 。3．由四位移位寄存器构成的顺序脉冲发生器可产生 个顺序脉冲。4．时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序电路和 时序电路。四、试分析图题四所示的时序电路（步骤要齐全）。图题四五、试分析图题五所示的时序电路（步骤要齐全）图题五六、试用 74LS90 构成 28 进制计数器（要求用 8421BCD 码）。 七、试分析图题七所示（a）、（b）两个电路，画出状态转换图，并说明是几进制计数器。 图题七八、 试分别采用“反馈归零法”和“预置法”，用 74LS163 构成 8 进制计数器，要求：输出 8421BCD 码。第六章答案一、 选择题1．A2．D3．C4．D5．B6．A7．B8．B9．B10． D11． D12． A13． B14． AB15． A16． C二、 判断题1.√ 2.√ 3.√ 4.√ 5.×6.× 7.√ 8.× 9.× 10.×11.√ 12.× 13.× 14.√三、 填空题1．移位 数码2．组合逻辑电路 时序逻辑电路3．44．同步 异步四、驱动方程：J0=Q1n，K0=1； 状态方程：Q0n+1=Q1nQ0n J1=Q0n，K1=1； Q1n+1=Q1n Q0n 状态转换表：Q1nQ0nQ1n+1Q0n+10 0 0 10 1 1 01 0 0 01 1 0 0 状态转换图：11 00 01 10 逻辑功能：能自启动的同步三进制加法计数器五、逻辑功能：异步八进制加法计数器六、电路如图所示： 七、(a) 8 进制 （b）5 进制八、反馈归零法： 预置法：